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| Cantidad | Precio en USD |
|---|---|
| 1+ | $17.220 |
| 10+ | $16.080 |
| 25+ | $15.650 |
| 50+ | $14.090 |
| 100+ | $13.310 |
| 250+ | $11.650 |
| 500+ | $11.300 |
Información del producto
Resumen del producto
AS4C128M16D2A-25BCN 2Gb DDR2 es una memoria de acceso aleatorio dinámico sincrónico (SDRAM) CMOS de alta velocidad, con doble tasa de datos dos (DDR2) que contiene 2048Mbits en E/S de datos de 16 bits de ancho. Está configurado internamente como una DRAM de 8 bancos, 8 bancos x 16 Mb de direcciones x 16 E/S. El dispositivo está diseñado para cumplir con las características clave de la DRAM DDR2, como CAS# publicado con latencia aditiva, latencia de escritura = latencia de lectura -1, ajuste de impedancia del controlador fuera del chip (OCD) y terminación en la matriz (ODT). Todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente. El bus de direcciones se utiliza para transmitir información de direcciones de filas, columnas y bancos en estilo de multiplexación RAS#, CAS#. Los accesos comienzan con el registro de un comando de activación del banco, y luego es seguido por un comando de lectura o escritura. Es posible una velocidad de datos secuencial y sin interrupciones dependiendo de la longitud de la ráfaga, la latencia CAS y el grado de velocidad del dispositivo.
- Cumple con el estándar JEDEC, E/S de 1.8V del estándar JEDEC (compatible con SSTL-18)
- Fuentes de alimentación: VDD y VDDQ=+1.8V ± 0.1V
- Admite la especificación de fluctuación de reloj JEDEC y funciona completamente sincrónico.
- Reloj diferencial, CK y CK#, estroboscopio de datos bidireccional simple/diferencial - DQS y DQS#
- Frecuencia de reloj rápida: 400MHz, 8 bancos internos para funcionamiento simultáneo, actualización automática y autoactualización
- Arquitectura de precarga de 4 bits, arquitectura de canalización interna, precarga y apagado activo
- Registros de modo programable y modo extendido, latencia aditiva CAS# publicada (AL): 0, 1, 2, 3, 4, 5
- Tipo de ráfaga: secuencial/entrelazada, habilitación/deshabilitación de DLL, terminación en chip (ODT)
- Controlador fuera del chip (OCD), ajuste de impedancia, intensidad de salida de datos ajustable
- 128Mx 16 Org, rango de temperatura comercial de 0 °C a 85 °C, paquete FBGA de 84 bolas
Especificaciones técnicas
DDR2
128M x 16bit
FBGA
1.8
0
-
No SVHC (27-Jun-2024)
2
400
84Pines
Surface Mount
85
MSL 3 - 168 hours
Documentos técnicos (1)
Legislación y medioambiente
RoHS
RoHS
Certificado de conformidad del producto