AS4C256M16D4-75BCN

AS4C256M16D4-75BCN es una DRAM síncrona (SDRAM) DDR4 de 256M x 16 bits. La SDRAM DDR4 es una memoria de acceso aleatorio dinámica de alta velocidad organizada internamente con ocho bancos (2 grupos de bancos cada uno con 4 bancos). La SDRAM DDR4 utiliza una arquitectura de precarga de 8n para lograr un funcionamiento de alta velocidad. La arquitectura 8nprefetch se combina con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de lectura o escritura para la SDRAM DDR4 consta de una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y ocho transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S. Las operaciones de lectura y escritura en la SDRAM DDR4 están orientadas a ráfagas, comienzan en una ubicación seleccionada y continúan durante una ráfaga de ocho o una ráfaga "interrumpida" de cuatro en una secuencia programada. La operación comienza con el registro de un comando de activación, al que luego sigue un comando de lectura o escritura.

• Cumple con el estándar JEDEC, admite la especificación de fluctuación de reloj JEDEC, actualización automática y autoactualización
• Fuentes de alimentación: VDD y VDDQ = +1.2V ± 0.06V, VPP = +2.5V -0.125V / +0.25V
• Estroboscopio de datos diferenciales bidireccionales, DQS y DQS#, reloj diferencial, CK y CK#
• 8 bancos internos: 2 grupos de 4 bancos cada uno, estructuras de control de E/S separadas por grupo de bancos
• Arquitectura de precarga de 8n bits, precarga y apagado activo, actualización automática y autorrefresco
• Actualización automática de bajo consumo (LPASR), interrupción de actualización automática, actualización de granularidad fina
• Nivelación de escritura, entrenamiento DQ a través de MPR, paridad de comando/dirección (CA), modo de escaneo de límites
• Direccionabilidad por DRAM (PDA), control de impedancia del controlador de salida, terminación dinámica en chip (ODT)
• Calibración ZQ, latencia de comando/dirección (CAL), reinicio asincrónico, habilitación/deshabilitación de DLL
• Reloj máximo de 1333MHz, paquete FBGA de 96 bolas, rango de temperatura comercial (extendido) de 0 a 95 °C