AS4C64M8D2-25BIN

AS4C64M8D2-25BIN es una DRAM síncrona (SDRAM) DDRII de 512Mb (64Mb x 8 bits). La SDRAM DDR2 de 512Mb es una memoria de acceso aleatorio dinámica sincrónica (SDRAM) CMOS de doble velocidad de datos dos (DDR2) de alta velocidad que contiene 512Mbits en E/S de datos de 8 bits de ancho. Está configurado internamente como una DRAM de cuatro bancos, 4 bancos x 16Mb de direcciones x 8 E/S. El dispositivo está diseñado para cumplir con las características clave de la DRAM DDR2, como CAS# publicado con latencia aditiva, latencia de escritura = latencia de lectura -1 y terminación en matriz (ODT). Todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente. Las entradas están bloqueadas en el punto de cruce de los relojes diferenciales (CK ascendente y CK# descendente). Todas las E/S están sincronizadas con un par de estroboscopios bidireccionales (DQS y DQS#) de manera sincrónica con la fuente. El bus de direcciones se utiliza para transmitir información de direcciones de filas, columnas y bancos en estilo de multiplexación RAS#, CAS#.

• Compatible con el estándar JEDEC, admite la especificación de fluctuación del reloj JEDEC
• Funcionamiento totalmente sincrónico, frecuencia de reloj rápida: 400MHz, reloj diferencial, CK y CK#
• Estroboscopio de datos bidireccional simple/diferencial, 4 bancos internos para funcionamiento simultáneo
• Arquitectura de precarga de 4 bits, arquitectura de canalización interna, precarga y apagado activo
• Registros de modo programable y modo extendido, latencia aditiva CAS# publicada (AL): 0, 1, 2, 3, 4, 5
• Latencia de ESCRITURA = latencia de LECTURA - 1 tCK, longitudes de ráfaga: Tipo de ráfaga 4 u 8: secuencial/entrelazada
• Habilitación/deshabilitación de DLL, terminación en matriz (ODT)
• Actualización automática y autoactualización, 8192 ciclos de actualización/64ms
• Paquete FBGA de 60 bolas
• Rango de temperatura industrial de -40°C a 95°C