IS43TR16128DL-125KBLI

IS43TR16128DL-125KBLI es una SDRAM DDR3 de 2Gb y 128Mx16 de 1600MT/s. El controlador de memoria inicia el modo de nivelación de todas las DRAM estableciendo el bit 7 de MR1 en 1. Al ingresar al modo de nivelación de escritura, los pines DQ están en modo de conducción indefinido. Durante el modo de nivelación de escritura, solo se permiten los comandos NOP o DESELECT, así como un comando MRS para salir del modo de nivelación de escritura. Dado que el controlador nivela un rango a la vez, la salida de otros rangos debe deshabilitarse configurando el bit A12 de MR1 en 1. El controlador puede confirmar ODT después de tMOD, momento en el cual la DRAM está lista para aceptar la señal ODT. El controlador puede poner DQS bajo y DQS# alto después de un retraso de tWLDQSEN, momento en el cual la DRAM ha aplicado la terminación en matriz a estas señales. Después de tDQSL y tWLMRD, el controlador proporciona un único borde DQS, DQS# que la DRAM utiliza para muestrear CK - CK# impulsado desde el controlador. La temporización de tWLMRD(max) depende del controlador.

• El voltaje estándar es VDD y VDDQ=1.5V ±0.075V, voltaje bajo (L): VDD y VDDQ=1.35V + 0.1V, -0.067V
• Velocidades de transferencia de datos de alta velocidad con una frecuencia del sistema de hasta 1066MHz
• 8 bancos internos para operación concurrente, arquitectura de precarga de 8n bits
• Latencia CAS programable, latencia aditiva programable: 0, CL-1, CL-2
• Latencia de escritura CAS programable (CWL) basada en tCK, longitud de ráfaga programable: 4 y 8
• Secuencia de ráfaga programable: secuencial o intercalada, cambio de BL sobre la marcha
• Actualización automática (ASR), actualización automática de temperatura (SRT), actualización automática de matriz parcial
• Pin de REINICIO asincrónico, OCD (ajuste de impedancia del controlador fuera del chip)
• Paquete BGA de 96 bolas
• Rango de clasificación de temperatura comercial de -40 °C ≤ TC ≤ 95 °C