AS4C128M8D3LC-12BCN

La DRAM de velocidad de datos doble 3L (DDR3L) AS4C128M8D3LC-12BCN de 1Gb es una arquitectura de velocidad de datos doble para lograr un funcionamiento a alta velocidad. Está configurado internamente como una DRAM de ocho bancos. El chip de 1Gb está organizado como dispositivos de 16Mbit x 8 E/S x 8 bancos. Este dispositivo sincrónico logra velocidades de transferencia de datos dobles de alta velocidad de hasta 1600Mb/seg/pin para aplicaciones generales. El chip está diseñado para cumplir con todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente. Las entradas están bloqueadas en el punto de cruce de los relojes diferenciales (CK ascendente y CK# descendente). Todas las E/S están sincronizadas con pares DQS diferenciales de manera sincrónica con la fuente.

• Compatible con el estándar JEDEC, admite la especificación de fluctuación del reloj JEDEC
• Fuentes de alimentación: VDD y VDDQ=1.35V (1.283 a 1.45V), compatible con versiones anteriores de VDD y VDDQ=1.5 ± 0.075V
• Funcionamiento totalmente sincrónico, frecuencia de reloj rápida: 800MHz, reloj diferencial, CK y CK#
• Estroboscopio de datos diferenciales bidireccional, DQS y DQS#, 8 bancos internos para funcionamiento simultáneo
• Arquitectura de precarga de 8n bits, arquitectura interna canalizada
• Precarga y apagado activo, registros de modo programable y modo extendido
• Latencia aditiva: 0, CL-1, CL-2, tipo de ráfaga: secuencial/entrelazado, control de impedancia del controlador de salida
• Actualización automática y actualización automática, nivelación de escritura, calibración ZQ, ODT dinámico (Rtt-Nom y Rtt-WR)
• Paquete FBGA Org de 128M x 8, 78 bolas
• Rango de temperatura comercial de 0°C a 95°C