MT48LC2M32B2B5-6A IT:J

MT48LC2M32B2B5-6A IT:J es una SDRAM SDR. Utiliza una SDRAM de 64 Mb y una memoria CMOS de acceso aleatorio dinámico de alta velocidad que contiene 67,108,864 bits. Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Cada uno de los bancos de 67,108,864 bits del x4 está organizado como 8192 filas por 2048 columnas por 4 bits. Cada uno de los bancos de 16,777,216 bits está organizado como 2048 filas por 256 columnas por 32 bits. Admite latencia CAS (CL) de 1, 2 y 3.

• El rango de voltaje de alimentación operativa es de 3V a 3.6V (VDD, VDDQ).
• Configuración de 2Meg x 32 (512K x 32 x 4 bancos), compatible con PC100
• El formato de empaquetado es VFBGA de 90 bolas (8mm x 13mm).
• Frecuencia de reloj 167MHz, refresco automático
• El rango de temperatura industrial es de –40 °C a +85 °C.
• Totalmente sincronizado con todas las señales registradas en el flanco ascendente del reloj del sistema
• Operación interna canalizada; la dirección de la columna se puede cambiar en cada ciclo de reloj
• Banco interno para ocultar el acceso a la fila/precarga
• Precarga automática, incluye modos simultáneos de precarga automática y actualización automática
• Entradas y salidas compatibles con LVTTL