MT53E256M32D2DS-053 AIT:B

El MT53E256M32D2 es una memoria SDRAM DDR4 móvil de bajo consumo (LPDDR4). Se trata de una memoria dinámica de acceso aleatorio (DRAM) CMOS de alta velocidad, configurada internamente con 1 o 2 canales. Cada canal consta de 16 líneas de datos (DQ) y 8 bancos. Utiliza un protocolo SDR (Single Data Rate) de dos ciclos de reloj ("2-tick") en el bus de comandos y direcciones (CA) para reducir el número de señales de entrada en el sistema. El término "2-tick" significa que la información de comando/dirección se decodifica a lo largo de dos transacciones, de modo que la mitad de dicha información se captura en cada uno de los dos flancos de subida consecutivos de la señal de CK. El bus CA de 6 bits contiene información de comandos, direcciones y bancos. Algunos comandos, como READ, WRITE, MASKED WRITE y ACTIVATE, requieren dos comandos SDR consecutivos de tipo "2-tick" para completar la instrucción. Utiliza un protocolo de doble tasa de transferencia de datos (DDR) en el bus DQ para lograr un funcionamiento de alta velocidad. La interfaz DDR transfiere dos bits de datos a cada línea DQ en un ciclo de reloj y está adaptada a una arquitectura DRAM de precarga de 16n.

• El voltaje de funcionamiento es de 1.10V para VDD2 y 0.60V o 1.10V para VDDQ.
• Configuración de 256 Megas x 32
• Cuenta con 2 troqueles y un sensor de temperatura integrado para controlar la tasa de autorrefresco.
• El tiempo de ciclo es de 535ps; tCK RL = 32/36.
• La velocidad del reloj es de 1866MHz, la velocidad de datos es de 3733Mb/s/pin
• Entrada CMD/ADR de velocidad de datos única, luz estroboscópica de datos bidireccional/diferencial por carril de byte
• Actualización dirigida por banco para operaciones bancarias simultáneas y facilidad de programación de comandos
• Actualización automática de matriz parcial (PASR), potencia de salida seleccionable (DS), capacidad de parada de reloj
• Temperatura de funcionamiento desde -40°C hasta +95°C
• El estilo del paquete es TFBGA de 200 bolas