AS4C512M16D3LA-10BCN

El AS4C512M16D3LA-10BCN es una SDRAM DDR3L de 8 Gbit. Las operaciones de lectura y escritura en la memoria SDRAM DDR3 se realizan en ráfagas, comenzando en una ubicación seleccionada y continuando durante una ráfaga de cuatro u ocho en una secuencia programada. La operación comienza con el registro de un comando Activo, seguido de un comando de Lectura o Escritura. Los bits de dirección registrados coinciden con el comando Activo se utilizan para seleccionar el banco y la fila a los que se accederá (BA0-BA2 seleccionan el banco; A0-A15 seleccionan la fila). Los bits de dirección registrados coinciden con el comando de lectura o escritura se utilizan para seleccionar la ubicación de la columna inicial para la operación en ráfaga, determinar si se debe emitir el comando de precarga automática (mediante A10/AP) y seleccionar el modo BC4 o BL8 "sobre la marcha" (mediante A12) si está habilitado en el registro de modo.

• Arquitectura de doble velocidad de datos: dos transferencias de datos por ciclo de reloj; reloj máximo de 933MHz.
• La transferencia de datos de alta velocidad se logra mediante la arquitectura de precarga segmentada de 8 bits.
• DQS está alineado con el borde de los datos para lecturas.
• Entradas de reloj diferenciales (CK y CK activo bajo), rango SRT: normal/extendido.
• La ​​DLL alinea las transiciones DQ y DQS con las transiciones CK; ocho bancos internos para operación concurrente.
• Los comandos se introducen en cada flanco positivo de CK; los datos y la máscara de datos se referencian a ambos flancos de DQS.
• Terminación en el chip (ODT) para una mejor calidad de señal, ODT síncrona, dinámica, asíncrona
• Registro multipropósito (MPR) para lectura de patrones predefinidos, velocidad de datos de 1866Mbps
• Calibración ZQ para el controlador DQ y ODT, control de impedancia del controlador de salida programable.
• Paquete FBGA de 96 bolas, rango de temperatura comercial de 0 °C a 95 °C