MT40A2G8SA-062E IT:F

MT40A2G8SA-062E IT:F es una SDRAM DDR4. Es una memoria de acceso aleatorio dinámica de alta velocidad configurada internamente como una DRAM de ocho bancos para la configuración x16 y como una DRAM de 16 bancos para las configuraciones x4 y x8. La SDRAM DDR4 utiliza una arquitectura de precarga de 8n para lograr un funcionamiento de alta velocidad. La arquitectura 8n-prefetch se combina con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR4 consta de una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y dos transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S.

• VDD = VDDQ = 1.2V ±60mV, E/S de drenaje abierto pseudo de 1.2V
• Generación de VREFDQ ajustable, interna y en chip, paridad de comando/dirección (CA)
• 16 bancos internos (x4, x8): 4 grupos de 4 bancos cada uno, 8 bancos internos (x16): 2 grupos de 4 bancos
• Arquitectura de precarga de 8n bits, preámbulos de estroboscopio de datos programables
• Entrenamiento de preámbulo de estroboscopio de datos, latencia de comando/dirección, nivelación de escritura
• Capacidad de LECTURA y ESCRITURA de registros multipropósito, modo de actualización automática, direccionabilidad por DRAM
• Actualización automática de bajo consumo (LPASR), actualización controlada por temperatura (TCR)
• Actualización de granularidad fina, cancelación de actualización automática, máximo ahorro de energía, calibración del controlador de salida
• Terminación en chip nominal, de estacionamiento y dinámica (ODT), inversión de bus de datos (DBI) para bus de datos
• Paquete FBGA de 78 bolas, rango de temperatura de funcionamiento industrial de -40 ≤ TC ≤ 95 °C