MT40A512M16TB-062E:R

La MT40A512M16TB-062E:R es una SDRAM DDR4. Es una memoria de acceso aleatorio dinámica de alta velocidad configurada internamente como una DRAM de ocho bancos para la configuración x16 y como una DRAM de 16 bancos para las configuraciones x4 y x8. La SDRAM DDR4 utiliza una arquitectura de precarga de 8n para lograr un funcionamiento de alta velocidad. La arquitectura 8n-prefetch se combina con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR4 consta de una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y dos transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S.

• Configuración de 512Meg x 16, tCK = 0.625ns, CL = 21 (tiempo de ciclo)
• Arquitectura de precarga de 8n bits, preámbulos de estroboscopio de datos programables
• Entrenamiento de preámbulo de estroboscopio de datos, latencia de comando/dirección
• Capacidad de LECTURA y ESCRITURA de registro multipropósito, nivel de escritura
• Modo de actualización automática, actualización automática de bajo consumo, actualización controlada por temperatura
• Actualización de granularidad fina, cancelación de actualización automática, potencia máxima
• Calibración del controlador de salida, inversión del bus de datos (DBI) para datos
• Comprobación de paridad de comando/dirección (CA), redundancia cíclica de escritura del bus de datos
• Direccionabilidad por DRAM, prueba de conectividad, JEDEC JESD-79-4 comp
• Rango de temperatura industrial de -40 °C a 95 °C, encapsulado FBGA de 96 bolas