MT41K256M16TW-093:P

El MT41K256M16TW-093:P es una memoria DDR3L SDRAM que utiliza una arquitectura de doble tasa de transferencia de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es una arquitectura de captación previa de 8n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de lectura o escritura para la SDRAM DDR3 consiste efectivamente en una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y ocho transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S. Funciona a partir de una señal de reloj diferencial (CK y CK#). El cruce de CK hacia ALTO y CK# hacia BAJO se conoce como flanco positivo de CK. Las señales de control, comando y dirección se registran en cada flanco positivo de CK. Los datos de entrada se registran en el primer flanco ascendente de DQS después del preámbulo WRITE, y los datos de salida se referencian en el primer flanco ascendente de DQS después del preámbulo READ.

• Configuración de 256 Meg x 16, tCK = 938 ns, clase de velocidad CL = 14
• VDD = VDDQ = 1.35V (1.283 a 1.45V)
• Retrocompatible con VDD = VDDQ = 1.5V ±0.075V
• Luz estroboscópica de datos bidireccional diferencial, arquitectura de captación previa de 8 bits
• Entradas de reloj diferencial (CK, CK#), 8 bancos internos
• Terminación integrada (ODT) nominal y dinámica para señales de datos, estroboscópicas y de máscara
• Latencia (CL) CAS programable (READ), latencia aditiva CAS publicada programable (AL)
• Latencia CAS (ESCRITURA) programable (CWL)
• Paquete FBGA de 96 bolas
• Rango de temperatura comercial de 0 a 95°C