MT47H128M16RT-25E IT:C

La MT47H128M16RT-25E IT:C es una SDRAM DDR2. La SDRAM DDR2 utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es esencialmente una arquitectura de precarga de 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR2 consiste efectivamente en una única transferencia de datos de dos ciclos de reloj y 4n bits de ancho en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en las bolas de E/S. La SDRAM DDR2 permite longitudes de ráfagas de lectura o escritura programables de cuatro u ocho ubicaciones. DDR2 SDRAM admite la interrupción de una ráfaga de lectura de ocho con otra lectura o una ráfaga de escritura de ocho con otra escritura. Se puede habilitar una función de precarga automática para proporcionar una precarga de fila con temporizador automático que se inicia al final del acceso en ráfaga.

• VDD = 1.8V ±0.1V, VDDQ = 1.8V ±0.1V
• E/S de 1.8V estándar JEDEC (compatible con SSTL-18)
• DLL para alinear las transiciones DQ y DQS con CK, 8 bancos internos para operación concurrente
• Latencia CAS programable (CL), latencia aditiva CAS publicada (AL)
• Intensidad de salida de datos ajustable, 64 ms, actualización de 8192 ciclos
• Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC
• Configuración de 128 Megas x 16
• Tiempo de ciclo: 2.5ns a CL = 5 (DDR2-800)
• Paquete BGA de 84 bolas
• Rango de temperatura de funcionamiento industrial de (-40 °C ≤ TC ≤ +95 °C)