MT48LC4M32B2B5-6A XIT:L

La SDRAM MT48LC4M32B2B5-6A XIT:L es una memoria CMOS de acceso aleatorio dinámico de alta velocidad que contiene 134,217,728 bits. Internamente está configurada como una DRAM de cuatro bancos con interfaz asíncrona (todas las señales se registran en el flanco ascendente de la señal de reloj, CLK). La SDRAM permite longitudes de ráfaga de lectura o escritura programables (BL) de 1, 2, 4 u 8 ubicaciones, o la página completa, con una opción de terminación de ráfaga. Se puede habilitar una función de precarga automática para proporcionar una precarga de fila temporizada automática que se inicia al final de la secuencia de ráfaga. Está diseñado para funcionar en sistemas de memoria de 3.3V. Se proporciona un modo de actualización automática, junto con un modo de ahorro y apagado de energía. TTodas las entradas y salidas son compatibles con LVTTL.

• Totalmente síncrono; todas las señales se registran en el flanco ascendente del reloj del sistema, compatible con PC100.
• Operación interna canalizada; la dirección de la columna se puede cambiar en cada ciclo de reloj
• Bancos internos para ocultar el acceso a filas/precarga, modo de autorrefresco (no disponible en dispositivos AT)
• Precarga automática, incluye modos simultáneos de precarga automática y actualización automática
• Actualización automática, 64ms, actualización de 4096 ciclos (comercial, industrial), 16ms, actualización de 4096 ciclos (automotriz)
• Entradas y salidas compatibles con LVTTL, admite latencia CAS (CL) de 1, 2 y 3
• Configuración de 4 Meg x 32 (1 Meg x 32 x 4 bancos)
• Frecuencia de reloj de 167 MHz
• Rango de temperatura de funcionamiento industrial de -40 °C a +85 °C
• Paquete VFBGA de 90 bolas