AS4C512M8D3LC-12BCN

AS4C512M8D3LC-12BCN es una DRAM síncrona (SDRAM) DDR3L de 512Mb x 8 bits. Las DRAM de velocidad de datos doble 3 (DDR3L) de 4Gb son una arquitectura de velocidad de datos doble para lograr un funcionamiento de alta velocidad. Está configurado internamente como una DRAM de ocho bancos. El chip de 4Gb está organizado como dispositivos de 64Mbit x 8 E/S x 8 bancos. Este dispositivo sincrónico logra velocidades de transferencia de datos dobles de alta velocidad de hasta 1600Mb/seg/pin para aplicaciones generales. El chip está diseñado para cumplir con todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente. Las entradas están bloqueadas en el punto de cruce de los relojes diferenciales (CK ascendente y CK# descendente). Todas las E/S están sincronizadas con pares DQS diferenciales de manera sincrónica con la fuente.

• Compatible con el estándar JEDEC, admite la especificación de fluctuación del reloj JEDEC
• Fuentes de alimentación: VDD y VDDQ=1.35V (1.283 a 1.45V), compatible con versiones anteriores de VDD y VDDQ=1.5 ± 0.075V
• Funcionamiento totalmente sincrónico, frecuencia de reloj rápida: 800MHz, reloj diferencial, CK y CK#
• Estroboscopio de datos diferenciales bidireccional, DQS y DQS#, 8 bancos internos para funcionamiento simultáneo
• Arquitectura de precarga de 8n bits, arquitectura interna canalizada, precarga y apagado activo
• Registros de modo programable y modo extendido, latencia aditiva (AL): 0, CL-1, CL-2
• Duraciones de ráfaga programables: 4, 8, tipo de ráfaga: secuencial/entrelazada
• Control de impedancia del controlador de salida, nivelación de escritura, calibración ZQ
• ODT dinámico (Rtt-Nom y Rtt-WR), actualización automática y actualización automática
• Paquete FBGA de 78 bolas, rango de temperatura comercial de 0 °C a 95 °C