AD9250BCPZ-250

El AD9250 es un ADC dual de 14 bits con velocidades de muestreo de hasta 250MSPS diseñado para admitir aplicaciones de comunicaciones donde se desea bajo costo, tamaño pequeño, amplio ancho de banda y versatilidad. El núcleo ADC cuenta con una arquitectura de canalización diferencial de varias etapas con lógica de corrección de errores de salida integrada. Una referencia de voltaje integrada facilita las consideraciones de diseño. Se proporciona un estabilizador de ciclo de trabajo para compensar las variaciones en el ciclo de trabajo del reloj ADC, lo que , permite que los convertidores mantengan un rendimiento excelente. Las aplicaciones típicas incluyen sistemas de radio de diversidad, receptores digitales multimodo (3G) (TD-SCDMA, WiMAX, W-CDMA, CDMA2000, GSM, EDGE, LTE), rutas de recepción ascendente DOCSIS 3.0 CMTS, receptores de ruta inversa digital HFC, demodulación I/Q sistemas, sistemas de antenas inteligentes, equipos electrónicos de prueba y medición, receptores de radar, arquitecturas de radio COMSEC, sistemas de detección/interferencia de IED, radios de software de uso general y aplicaciones de datos de banda ancha.

• Voltaje de alimentación de 1.8V
• La relación señal-ruido (SNR) es de 70.6dBFS a 185MHz Ain y 250MSPS
• Rango dinámico libre de espurias (SFDR) = 88dBc a 185MHz AIN y 250MSPS
• Divisor de reloj de entrada entero de 1 a 8 y frecuencias de muestreo de FI de hasta 400MHz
• Referencia de tensión interna del convertidor analógico a digital (ADC)
• Rango de entrada analógica flexible de 1.4Vp-p a 2 Vp-p (1.75V p-p nominal)
• Estabilizador de ciclo de trabajo de reloj ADC, aislamiento de canal/diafonía de 95dB y ancho de banda de potencia total de 1000MHz
• Control de puerto serial y modos de ahorro de energía
• Paquete LFCSP de 48 terminales
• Rango de temperatura de operación de -40°C a 85°C

Notas

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