AD9510BCPZ

El AD9510 es un circuito integrado de distribución de reloj de múltiples salidas junto con un núcleo de bucle de bloqueo de fase (PLL) en el chip. El diseño enfatiza la baja fluctuación y el ruido de fase para maximizar el rendimiento del convertidor de datos. Otras aplicaciones con exigentes requisitos de fluctuación y ruido de fase también se benefician de este dispositivo. La sección PLL consta de un divisor de referencia programable (R); un detector de frecuencia de fase (PFD) de bajo ruido; una bomba de carga de precisión (CP); y un divisor de retroalimentación programable (N). Al conectar un oscilador de cristal controlado por voltaje externo (VCXO) o un oscilador controlado por voltaje (VCO) a los pines CLK2 y CLK2B, se pueden sincronizar frecuencias de hasta 1.6GHz con la referencia de entrada. La aplicación incluye baja fluctuación, distribución de reloj de bajo ruido de fase que sincroniza ADC, DAC, DDS, DDC, DUC y front-end de señal mixta (MxFE) de alta velocidad, transceptores inalámbricos de alto rendimiento, instrumentación de alto rendimiento e infraestructura de banda ancha.

• Bajo ruido de fase, núcleo de bucle sincronizado en fase
• Prescalador de módulo dual programable
• Corriente de la bomba de carga programable (CP)
• Selección de fase para ajuste de retardo grueso de salida a salida
• Puerto de control serial
• Rango de frecuencia de entrada de 0 a 250MHz (VS=3.3V ± 5%, VS ≤ VCPS ≤ 5.5V, TA=25°C)
• La sensibilidad de entrada típica es de 150mV p-p (VS=3.3V ±5%, VS ≤ VCPS ≤ 5.5V, TA=25 °C)
• El rango de clasificación de temperatura de operación de -40 a +85°C
• Paquete de escala de chip de marco de 64 terminales [LFCSP-VQ]

Notas

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