AD9542BCPZ

El AD9542 es un sincronizador DPLL dual de entrada cuádruple, cinco salidas y un traductor de reloj adaptativo. Las 10 salidas de reloj de este están sincronizadas con cualquiera de hasta cuatro referencias de entrada. Los bucles de enganche de fase digital (DPLL) reducen la fluctuación de tiempo asociada con las referencias externas. El bucle controlado digitalmente y el circuito de retención generan continuamente una señal de salida de baja fluctuación, incluso cuando fallan todas las entradas de referencia. Las aplicaciones típicas son limpieza y sincronización de jitter SyncE, redes de transporte óptico (OTN), SDH y estaciones base de macro y celdas pequeñas, asignación/desasignación de OTN con limpieza de jitter, reloj de estación base pequeña, que incluye banda base y radio Stratum 2, Stratum 3e y Stratum 3 holdover, limpieza de jitter y control transitorio de fase, compatibilidad con JESD204B para convertidor analógico a digital (ADC) y reloj convertidor digital a analógico (DAC) ing, infraestructuras de cable, carrier Ethernet.

• Cross point mux interconecta entradas de referencia a PLL
• Admite señales de reloj de entrada/salida integradas (moduladas)
• Soporte externo de EEPROM para inicialización autónoma
• Modos de bloqueo DPLL rápidos
• Soporte externo de EEPROM para inicialización autónoma
• La configuración típica de disipación de energía es de 560 mW (los valores típicos se aplican a VDD = 1.8V)
• El apagado total típico es de 125mW (los valores típicos se aplican a VDD = 1.8V)
• La referencia de entrada típica activada/desactivada (un solo extremo) es de 13mW (fREF=19.44MHz)
• Rango de frecuencia de salida de 2250 a 2415MHz
• Paquete LFCSP de 48 conductores, rango de temperatura de -40°C a +85°C

Notas

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