AD9577BCPZ

El AD9577 proporciona una función de generador de reloj de salida múltiple, junto con dos núcleos de bucle de bloqueo de fase en el chip, PLL1 y PLL2, optimizados para aplicaciones de reloj de red. Los diseños de PLL se basan en la cartera comprobada de Analog Devices, Inc. de sintetizadores de alto rendimiento y baja fluctuación de frecuencia para maximizar el rendimiento de la red. Los PLL tienen frecuencias y formatos de salida programables I²C. El PLL fraccional-N puede admitir el reloj de espectro ensanchado para reducir la potencia máxima radiada por EMI. La primera sección PLL de N entero consta de un detector de frecuencia de fase de bajo ruido, una bomba de carga de precisión, un oscilador controlado por voltaje de bajo ruido de fase, un divisor de retroalimentación programable y dos divisores de salida programables de forma independiente. La aplicación incluye un generador de reloj de salida múltiple de baja fluctuación y bajo ruido de fase para aplicaciones de comunicaciones de datos que incluyen Ethernet, canal de fibra, SONET, SDH, PCI-e, SATA, PTN, OTN, ADC/DAC y video digital, sincronización de espectro ensanchado.

• Núcleos duales PLL/VCO totalmente integrados, 1 PLL de N entero y 1 PLL de N fraccionario
• Cobertura de frecuencia continua de 11.2MHz a 200MHz
• La fluctuación de fase PLL1 (12KHz a 20MHz) es 460fs rms (típica)
• El modo N entero es 470fs rms (típico), el modo N fraccional es 660fs rms (típico)
• Cristal de entrada o frecuencia de reloj de referencia, frecuencias de salida programables I²C
• Hasta 4 relojes de salida LVDS/LVPECL o hasta 8 LVCMOS, 1 salida de reloj de referencia con búfer CMOS
• Rango de espectro ensanchado de +0.1 a 0.5% (dispersión hacia abajo)
• 2 mapas de frecuencia controlados por pin: márgenes, filtros de bucle integrados
• La fluctuación RMS (salida de 625MHz) es de 460 fs rms (típico, 12KHz a 20MHz, Na = 100, Vx = 2, Dx = 2)
• Paquete LFCSP-WQ de 40 terminales, rango de temperatura de funcionamiento de -40°C a +85°C

Notas

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