AD9628BCPZ-105

El AD9628 es un ADC monolítico de doble canal de 12 bits y 105MSPS. El ADC contiene varias funciones diseñadas para maximizar la flexibilidad y minimizar el costo del sistema, como la alineación de datos y reloj programable y la generación de patrones de prueba digitales programables. Los patrones de prueba digitales disponibles incluyen patrones deterministas y pseudoaleatorios incorporados, junto con patrones de prueba personalizados definidos por el usuario ingresados a través del SPI. Una entrada de reloj diferencial controla todos los ciclos de conversión internos. Un estabilizador de ciclo de trabajo (DCS) opcional compensa las amplias variaciones en el ciclo de trabajo del reloj mientras mantiene un excelente rendimiento general de ADC. Las aplicaciones típicas incluyen comunicaciones, sistemas de radio de diversidad, receptores digitales multimodo (3G) (GSM, EDGE, W-CDMA, LTE, CDMA2000, WiMAX, TD-SCDMA), sistemas de demodulación I/Q, sistemas de antenas inteligentes, aplicaciones de datos de banda ancha, baterías -instrumentos motorizados, osciloscopios portátiles, imágenes médicas portátiles, ultrasonido y radar/LIDAR.

• Funcionamiento con alimentación analógica de 1.8V y salidas CMOS o LVDS de 1.8V
• SNR = 71.3dBFS a 70MHz y SFDR = 90dBc a 70MHz
• Potencia de espera típica de 108mW
• Entrada analógica diferencial con ancho de banda de 650MHz y frecuencias de muestreo de FI hasta 200MHz
• Circuito de muestra y retención de referencia de voltaje en el chip y entrada analógica diferencial de 2V p-p
• Compensación binaria, código gris o formato de datos de complemento de dos y estabilizador de ciclo de trabajo de reloj opcional
• Divisor de reloj de entrada entero de 1 a 8 y opción multiplex de salida de datos
• Modos de ahorro de energía y generación de patrones de prueba digitales seleccionables incorporados
• Reloj de salida de datos con reloj programable y alineación de datos
• Paquete LFCSP-VQ-EP de 64 derivaciones, rango de temperatura de funcionamiento de -40°C a 85°C

Notas

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