MT46V32M16CY-5B IT:J

MT46V32M16CY-5B IT:J es una SDRAM de doble velocidad de datos (DDR). La DDR SDRAM utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento a alta velocidad. La arquitectura de doble velocidad de datos es esencialmente una arquitectura de prebúsqueda 2n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Un único acceso de lectura o escritura a la DDR SDRAM consiste efectivamente en una única transferencia de datos de un ciclo de reloj y de ancho de 2n bits en el núcleo DRAM interno y dos transferencias de datos correspondientes de medio ciclo de reloj y de ancho de n bits en los pines de E/S. La SDRAM DDR proporciona longitudes de ráfagas de LECTURA o ESCRITURA programables de 2, 4 u 8 ubicaciones. Se puede habilitar una función de precarga automática para proporcionar una precarga de fila con temporizador automático que se inicia al final del acceso en ráfaga.

• Arquitectura interna de doble velocidad de datos (DDR) canalizada; dos accesos a datos por ciclo de reloj
• Entradas de reloj diferencial (CK y CK#), comandos ingresados en cada flanco positivo de CK
• DQS borde alineado con datos para Lectura; centro alineado con datos para Escritura
• DLL para alinear las transiciones DQ y DQS con CK, cuatro bancos internos para operación concurrente
• Actualización automática: 64 ms, 8192 ciclos
• TSOP de mayor plazo para una mayor confiabilidad (OCPL)
• E/S de 2.5V (compatible con SSTL-2), se admite la opción de precarga automática simultánea
• Configuración de 32 Meg x 16, sincronización – tiempo de ciclo: 5ns a CL = 3 (DDR400)
• Encapsulado FBGA
• Rango de temperatura industrial de -40°C a 85°C