MT47H128M16RT-25E AIT:C

La MT47H128M16RT-25E AIT:C es una SDRAM DDR2. Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es esencialmente para una arquitectura de prebúsqueda 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Un único acceso de lectura o escritura a la SDRAM DDR2 consiste efectivamente en una única transferencia de datos de un ciclo de reloj y 4n bits de ancho en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en las bolas de E/S.

• El rango de voltaje de operación es de 1.0V a 2.3V(VSS)
• Configuración de 128 Meg x 16, calificación AEC-Q100
• El estilo del paquete es FBGA de 84 bolas de 9mm x 12.5mm
• El tiempo (tiempo de ciclo) es de 2.5ns en CL = 5 (DDR2-800)
• Latencia aditiva (AL) del CAS publicado
• La velocidad de datos es de 800MT/s, opción de estroboscopio de datos diferencial (DQS, DQS#)
• DLL para alinear las transiciones DQ y DQS con CK, opción de salida duplicada de estroboscopio (RDQS) para x8
• Latencia CAS programable (CL)
• Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC
• E/S de 1.8V estándar JEDEC (compatible con SSTL_18), tiempo de respuesta 8D