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Cantidad | Precio en USD |
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500+ | $4.680 |
Información del producto
Resumen del producto
La MT47H32M16NF-25E AAT:H es una SDRAM DDR2. Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es A arquitectura de prebúsqueda 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR2 consta de una única transferencia de datos de 4n bits de ancho y dos ciclos de reloj en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de n bits de ancho y medio ciclo de reloj en las bolas de E/S. Tiene estándar JEDEC de E/S de 1.8V (compatible con SSTL_18) y opción de estroboscopio de datos diferencial (DQS, DQS#).
- El rango de voltaje de funcionamiento es 1.8V (VDD CMOS)
- Configuración de 32 Meg x 16, apta para uso automotriz, tiempo de respuesta 8D
- El estilo del paquete es FBGA de 84 bolas de 8mm x 12.5mm
- El tiempo (tiempo de ciclo) es de 2.5ns en CL = 5 (DDR2-800)
- El rango de temperatura de funcionamiento es de –40 °C a +105 °C, generación de diseño
- La velocidad de datos es de 800MT/s, arquitectura de precarga de 4n bits
- DLL para alinear las transiciones DQ y DQS con CK, latencia CAS programable (CL)
- Latencia aditiva CAS publicada (AL), latencia de ESCRITURA = latencia de LECTURA - 1ᵗCK
- Intensidad de salida de datos ajustable, 64ms, actualización de 8192 ciclos
- Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC
Especificaciones técnicas
DDR2
512
32M x 16bit
400
TFBGA
1.8
2.5ns
105
No SVHC (17-Jan-2023)
512Mbit
32M x 16bit
400MHz
TFBGA
84Pines
Surface Mount
-40
-
Documentos técnicos (2)
Legislación y medioambiente
RoHS
RoHS
Certificado de conformidad del producto