MT47H32M16NF-25E IT:H

La MT47H32M16NF-25E IT:H es una SDRAM DDR2. Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es esencialmente para una arquitectura de prebúsqueda 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR2 consta de una única transferencia de datos de 4n bits de ancho y dos ciclos de reloj en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de n bits de ancho y medio ciclo de reloj en las bolas de E/S. Tiene entrada/salida de 1.8V estándar JEDEC (compatible con SSTL_18) con opción de estroboscopio de datos diferenciales (DQS, DQS#).

• El rango de voltaje de operación es 1.8V(VDD)
• Configuración de 32 Meg x 16, potencia de la unidad de salida de datos ajustable
• El estilo del paquete es FBGA de 84 bolas de 8mm x 12.5mm
• El tiempo (tiempo de ciclo) es de 2.5ns en CL = 5 (DDR2-800)
• Arquitectura de captación previa de 4n bits
• La velocidad de datos es de 800MT/s
• DLL para alinear las transiciones DQ y DQS con CK, latencia CAS programable (CL)
• Latencia aditiva CAS publicada (AL), latencia de ESCRITURA = latencia de LECTURA - 1ᵗCK
• Intensidad de salida de datos ajustable, 64ms, actualización de 8192 ciclos
• Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC